執行現況與成果
團隊成員
高能效仿生運算系統
主持人
共同主持人
本計畫將結合應用演算法、硬體架構與低功耗電路技術、及電路設計與佈局實現之跨領域技術，達到設計之最佳化。其中硬體加速器將採用以SRAM為基礎的記憶體內運算單元，解決傳統范紐曼架構下的記憶牆能耗問題，並結合脈衝式神經網路的仿生運算演算法，利用其高稀疏性計算與脈衝輸出入特性，降低系統能耗。此外，將發展電路運算核心單元可重組架構，以滿足卷積式網路與脈衝式網路不同應用需求。同時發展次臨界電壓操作與晶片內元件變異感知技術，進行分散式電壓補償及特性的正規化。為了支援此新型計算架構之高能效需求，我們也開發考慮電路變異的混訊電路最佳化及自動化佈局工具，協助本計畫提高運算能力，並結合變異強健模型，系統化解決電路變異問題，達到低功耗操作之目標，同時保證仿生運算的正確性。
左圖為各年研發目標與計畫規劃藍圖。為達成最終目標，結合人工智慧演算法、系統架構、記憶體內運算單元電路與佈局工具等跨領域共同研發，在28nm 與16/7nm FinFET實現設計，以關鍵字與物件偵測之應用呈現系統整體能效。
- 進行第一顆AI 硬體加速器測試。
- Keyword spotting SOC於2022年3月份下線，使用製程為TSMC 28HPC+製程 。
- 根據運算模型，擴增記憶體為27Mb，節省CIM運算時延(latency)達40%，並減少54%讀取功耗。
- 將記憶體操作在27V，CIM Macro可減少40%功耗
- 採用SA共用技術，節省80%的SA面積和功耗。進行測試驗證平台設計。
- 同時進行多位元輸出ADC陣列設計，以應用在CNN 神經網路。
- 優化SNN 神經網路，並完成神經元電路佈局及驗證。
- 開發TSMC 16nm FinFET低電壓電路佈局技術， 同時完成自動化CIM電路及關鍵區塊優化。
- 使用設計和佈局自動化技術進行28nm至16nm CIM電路設計遷移，預期可將設計時間從數星期縮短為數小時，並沿用先前設計的佈局風格，快速完成所需佈局設計。
